[文/不雅察者网陈念念佳]

5月25日，在2026外洋电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波发布“韬（τ）定律”，这是中国企业在全球半导体领域初度建议引颈产业发展的新原则。

连年来，摩尔定律靠近物理极限和经济效益的挑战，晶体管尺寸收缩带来的红利缓缓消退。在这一配景下，韬定律建议以时刻缩微替代几何缩微，以系统性指责时刻常数τ为方针，通过逻辑折叠等创新技巧握续压缩信号传播时延，进一步提高晶体管密度，提高芯片的性能。

5月25日，华为何庭波发表“半导体新旅途探索与实践”主旨演讲华为

韬定律和逻辑折叠等技巧相较于传统的打算情状有什么样的上风？华为建议的新旅途可能对半导体行业的发展产生什么样的影响？施行的过程中又可能靠近什么样的挑战？不雅察者网与资深芯片接头行家、《芯片简史》作家汪波进行了对话。

不雅察者网：咱们应当如何和会韬定律的含义和作用？

汪波：永恒以来，业界一纵贯过几何缩微来提高芯片的性能，这带来两种相悖的趋势：一方面，晶体管的尺寸不断收缩，开关速率越来越快；另一方面，晶体管之间的连线变得越来越细，时刻蔓延反而变得越来越长。

在早期，时刻蔓延的问题并不严重。但阐明摩尔定律，集成电路上可容纳的晶体管数量每两年加多一倍，是以跟着晶体管的尺寸变小，处理速率变得更快，规划才智变得更强，影响数据读写速率的互连却变得越来越慢。由于规划机是一个举座，有规划也有存储，瓶颈从早期的规划速率转念到当今的时刻蔓延。

韬定律建议的配景，便是摩尔定律正在放缓，在尺寸缩微产生的效益越来越轻捷的情况下，华为寻求径直贬责时刻蔓延的问题。通过指责芯片、电路乃至系统层面上的时刻蔓延，指责规划、存储和通讯之间的蔓延，更根腹地贬责这个问题。

何庭波在中国科学院科技论文预发布平台上发表的论文

时刻和空间其实是一体两面的，并非相互对立，而是相互关联的。比如说，咱们通过收缩尺寸让晶体管速率更快，履行上亦然达到了时刻缩微的遵循。华为通过逻辑折叠镌汰有用的连线，从而径直减少时刻蔓延，一样是完了时刻缩微的目的。两者的遵循是疏通的。

是以，韬定律和摩尔定律并不是相互矛盾的，两者是相互兼容的关系。我觉得，韬定律更贴近芯片规划的履行，芯片便是要处理信息，用户更关怀处理信息所需的时刻，而不是使用了若干个晶体管或者晶体管的尺寸有多大。韬定律开辟了一条不依靠尺寸缩微的新打算旅途，不错在莫得开头进光刻机的情况下制造出空洞性能格外的芯片。

不雅察者网：为完了τ缩微，华为在论文中建议了逻辑折叠（LogicFolding）的打算情状，不再摄取传统的平面打算，而是将要道旅途上的门电路散播到两个、异日以致更多个垂直堆叠的有源层中。这与行业照旧在推进的3D堆叠封装技巧有哪些判袂？与传统打算形状比较，逻辑折叠具有什么样的上风？

汪波：名义上看，华为建议的逻辑折叠和业界照旧大鸿沟使用的3D堆叠有许多相似之处，但实质如故有很大的折柳。照旧得到摄取的3D堆叠，摄取的打算情状如故先在二维平面上进行平面的打算，完成一层的打算后再打算一层，然后堆叠成三维。

逻辑折叠则是从当先就把功能统筹散播在一个三维空间上，进行更天真、更高解脱度的布局打算。一个功能或者某一个模块，一开动就分在两层上，形成波折垂直的关联，相互之间的距离更短，要道旅途会更短，时刻蔓延也会更少。

逻辑折叠并不是针对封装或制造方面的创新，而是为了贯彻韬定律、减少时刻蔓延建议的一个新旅途。是以，它具体摄取的某些技巧，可能与学术界和产业界接头的技巧存在重合，以致径直摄取现存的一些技巧。

此外，华为建议的逻辑折叠不仅限于芯片层面，进取建议了系统层级的逻辑折叠，向下还有电路层级的逻辑折叠。在系统层，主若是愈加抽象的时刻折叠，通过减少电路板之间的传输蔓延，完了更紧凑、更高速的逻辑运算。

在更小的电路层，一颗芯片上的电路模块也散播在波折两层，然后互连起来，减少要道旅途长度。芯片层的逻辑堆叠只需要在特定接口上引出一些线来进行上基层的互连，一语气线并未几，一语气线之间的间距也比较长，约莫在40-50微米掌握。与之比较，电路层级的逻辑堆叠需要相等多的互连线，间距可能需要镌汰到2微米以致1微米，关于工艺和打算都瑕瑜常大的挑战。

总体来看，逻辑堆叠的目的便是要在不收缩晶体管尺寸的情况下，指责芯片和电路的蔓延，让τ在韬定律的带领下收缩。

不雅察者网：跟着东谈主工智能（AI）技巧的高速发展，关于算力的需求节节攀升，如何提高AI系统的性能成为业界关怀的焦点。针对AI系统，华为建议以搭伙总线（UnifiedBus）+高密度光互连节点引擎（HiONE）+3D折叠协同完了τ缩微。与现存的AI系统打算比较，这些技巧不错从哪些方面减少数据传输蔓延，从而完了性能提高？

汪波：华为发布的预印本论文中指出，在大型AI集群中，跳跃80%的能量被耗尽在数据迁移上。这个数据搬移的过程，有很大的时刻蔓延。华为针对AI数据中心建议的三方面技巧，便是为了减少这些蔓延，在系统层级而非芯片层级上收缩时刻蔓延。

第少许便是搭伙总线，简称UB。传统芯片之间可能摄取许多不同的公约，数据穿过多层公约的过程中，每一次公约调整都会加多蔓延。搭伙总线便是要用单一公约拔帜易帜，镌汰调整带来的蔓延，面前不错完了蔓延指责500倍，从数十微秒下落到0.1微秒掌握。

第二点是高密度光互连节点引擎Hi-ONE，用光纤取代传统的铜缆。机架之间互连传统上摄取铜缆，但铜缆速率比较慢，需要耗尽许多的电力，而且也很沉重。改用光互连不错减少时刻蔓延和功耗，况且显耀提高带宽，每个模块好像提供8Tb/s的传输速率。

终末少许便是3D折叠技巧。传统的2.5D折叠中，CPU或GPU位于中心，多样存储器排布在四周，通过总线互连起来。如果GPU的边长加多到本来的两倍，它的面积将加多到本来的四倍，规划才智也变成四倍，但排布在边际的存储器都只可加多到两倍。这就形成了平素增长弧线与线性增长弧线之间的差距，GPU增大的越多，差距就越大。

5月10日，杭州一AI展馆展示的华为昇腾910系列AI芯片的AI检会规划卡ICphoto

3D折叠则是把存储器堆叠到GPU上方，使它们占用疏通的面积，GPU面积扩大若干倍，存储也一样扩大若干倍。这么就不错使规划和存储按照同等的速率加多，减少存储方面的瓶颈。

总体上来说，关于AI系统，华为建议的技巧不错完了减少扫数系统的蔓延、提高带宽和提高处理速率。

不雅察者网：阐明论文给出的方针，逻辑折叠不错有用提高晶体管密度和减少信号蔓延，从而完了指责τ的方针。但另一方面，这也可能带来芯片功耗、散热、良率等方面的挑战，如何让业界收受新的叙事和打算情状也并非易事。您觉得，韬定律在短期和永恒靠近的最主要挑战是什么？

汪波：面前人人达成的一个共鸣是，逻辑折叠是全新的打算情状学，不再是在平面上进行打算或是在平面打算完之后再堆叠起来，而是从一开动就要在三维空间内打算，尊龙凯时2026世界杯中国官网探求每一部分电路是适当放在表层如故基层。这将带来全新的打算理念，学校里解释的打算情状也都靠近很大的变化。

另一个弘大挑战，便是EDA（电子打算自动化）器具的适配问题。涵盖成见打算、详备打算、疆域打算和考证的全过程打算器具，可能还有待开采。现存的传统EDA器具是经过了几十年的发展，才缓缓形成了一套全过程器具，阐明韬定律的打算情状也需要一定时刻才智完成EDA器具的适配。

第三个挑战是良率、散热等问题。良率取决于许多方面，举例，上基层之间的海量互连条款间距必须缩到相等小，只须1-2微米，以致小于1微米，这就条款一语气线对皆，缺欠相等小。散热也需要作念好热管束，进行指责热阻等有益的接头。我敬佩，华为详情已在这些方面作念了许多的探索。

不雅察者网：何庭波在演讲中提到，在8086期间，行业通过模范化内存总线将处理器和存储器解耦，但AI期间正在逆转这种趋势，逻辑和存储正在再行被推向精湛的集成。跟着韬定律建议，异日半导体行业的发展所在可能发生什么样的变化？

汪波：进入AI期间后，规划和存储再行围聚，如实正成为一种新的趋势，如HBM（高带宽内存）便是为了减少存储和规划之间的蔓延。华为摄取的3D折叠技巧，其实便是想让规划和存储在3D空间中更紧凑地堆叠起来，进一步收缩规划和存储之间的距离，促进两者之间的和会。

我觉得，这可能重塑半导体产业的发展所在。现时，规划和存储的厂商是分开的，最多只是将产物封装在一齐。但在和会理念的推进下，异日的产物可能在打算阶段就将规划和存储有机地和会在一齐，这可能是异日的一个所在。

晶体管的发明者约翰·巴丁、威廉·肖克利和沃尔特·布拉顿

不雅察者网：自摩尔定律于上世纪60年代建议以来，它一直是半导体行业的紧要准则。您在《芯片简史》中提到，摩尔定律不单是是对规矩的总结，更已成为业界的一种“信仰”。但跟着带领晶体管收缩的登纳德缩放定律缓缓失效，物理层面上的驱散似乎已让摩尔定律贴近极限。

华为在论文中建议了韬定律关于τ缩微的预测：微缩因子α与应用场景关连，在功耗受限的迁移成立中，α约为每年1.3倍；在自动驾驶系统中，α约为每年1.5倍；在AI系统中，α最高可达每年10倍。但通过折叠提高晶体管密度，仍然存在物理层面上的驱散，是否也将使韬定律靠近肖似摩尔定律的瓶颈？

汪波：在华为发布韬定律论文后的第二天，也便是5月26日下昼，华为的技巧行家作念了一个叙述。在回复发问时，其实也有不雅众问到这个问题，即韬定律的最大极限在那儿？那时，华为的架构师回复说，短期内还莫得看到逻辑折叠的领域，当作一个工程师，他的责任便是在异日遭逢新的遏抑时去贬责这些问题。

韬定律的极限，可能更适当留给学术界探讨。我举个例子，摩尔定律刚刚建议的时候，摩尔也在1965年的论文中提到芯片可能遭逢的挑战，但莫得给出极限。到70年代，加州理工学院的卡弗·米德解释作念了一个估算，觉得晶体管尺寸收缩到150纳米便是极限了。咱们知谈，其后芯片的尺寸缩微卓著了这个数字，到本世纪初变成几十纳米，当今还收缩到几纳米。

这就像是东谈主们在剥洋葱一样，一层一层地剥开，不断发现新的可能。是以这个问题，需要留到异日去解答，咱们可能发现更远的极限在等着咱们。

不雅察者网：连年来，好意思国在半导体等领域针对中国实施的一系列制裁和打压，让华为等中国企业更早碰到了这堵“墙”，促使中国接头东谈主员先一步进行投资接头并获取结巴。在这么一个经济高度全球化、相互相互依存的期间，韬定律建议的全新打算准则是否会重塑全球芯片行业样式？

汪波：现存芯片行业的样式是高度依赖制造，尤其是先进制程工艺。即使好像打算出相等复杂的芯片，创意也可能受限于工艺、产能和制酿本钱，无法得到完了。但韬定律可能再行引发出打算的创意，在三维空间中更天真、更解脱地进行有创意的打算，可能再行加多打算的价值。

打算的价值在行业中的比重可能有所加多，回到与先进制程同等的地位。在这个真义上，我觉得韬定律会让打算和制造达到新的均衡，从而篡改芯片行业的样式，让一些很好的创意在不需要先进制程的情况下也能得到完了，同期性能不错失色使用开头进工艺制造的芯片。

不雅察者网：华为发布韬定律的论文后，许多好意思国和欧洲媒体觉得，中国正探索出一条绕开好意思国技巧顽固、解脱对西方半导体成立依赖的自主旅途，好意思国的制裁缓缓失去遵循。您对中国半导体行业的发展有什么样的预测？

汪波：华为在论文中给出了一个方针，估计到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平；到2035年，AI系统硬件集成度将增长100倍以上。我觉得在接下来这9年时刻里，国内不错在莫得先进光刻机的情况下陆续提供高性能的芯片和AI系统，为发展高端EUV光刻机争取到一个计谋窗口。

另一方面，引颈产业从尺寸的缩微转向时刻的缩微，需要一定的时刻，EDA、芯片散热等问题也需要少许少许的攻克。

一言以蔽之，我觉得华为开辟了一条新的旅途，天然还靠近许多鬈曲和挑战，但依然令东谈主期待。

不雅察者网：异日，半导体行业是否可能探索新的材料路线，再一次完了如同昔日晶体管取代电子管一样的技巧改进？

汪波：学术界照旧在这一方面探索了几十年时刻。让咱们追想一下半导体发展的历程，为什么晶体管好像在20世纪40年代到50年代取代电子管？在那时，电子管其实便是一个真空的玻璃管，除了散热鬈曲、不踏实等问题除外，一个要道不及便是它没办法进行尺寸的缩微。电子管再小，也有一个玻璃罩，需要抽成真空，收缩到厘米级之后很难进一步缩微。

是以，电子管就缓缓被晶体管取代，因为晶体管不错不断进行缩微。从面前的接头来看，可能存在三种旅途。

一种旅途便是陆续缩微，也便是“延续摩尔”（MoreMoore），天然难度相等大，红利也缓缓减少，但尺寸的缩微当今还莫得填塞罢手。还有一条紧要旅途是“彭胀摩尔”（MorethanMoore），通过肖似堆叠的形状，陆续提高晶体管密度，异日会延续一段时刻。

如果这两条旅途都走欠亨，接下来可能便是“卓著摩尔”（BeyondMoore）的旅途，开采使用新材料的晶体管。面前，有一些选项，比如使用碳纳米管代替传统的硅材料，制成碳纳米管场效应晶体管（CNTFET），它的性能相等好，但大鸿沟制备比硅材料鬈曲许多。

另一个选项是操心电阻器，这是一种基于氧化物半导体、肖似晶体管的元件，既不错完了开关，也不错完了一定的存储和操心。但这种材料一样靠近制备和器件一致性等方面的挑战，还无法匹配现时处理器的性能和鸿沟。

是以，这些领域的接头主要如故在学术界进行，工业界暂时莫得插足多数的资金和东谈主力，可能还在严慎地跟踪。关于产业界，如果好像哄骗现存的制程去陆续提高晶体管密度，他们莫得太多的能源去切换到全新的材料。可能只须到前两种旅途接近很是时，“卓著摩尔”的第三条旅途才会成为主流的采选。

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